最近，關于iPhone6sA9處理器版本的事情的話題很熱，最后都鬧到蘋果不得不出來解釋的地步，先不評判蘋果一再強調的整機綜合續航差2~3%的準確性，但是三星14nm工藝相比臺積電16nm工藝較差已經可以說是板上釘釘的事了。
臺積電16nm工藝再出新版本
那么問題來了，工藝不是納米數越小就越好嗎?14nm怎么會比16nm還差呢?這個問題不僅小白消費者困惑了，連看似專業的Anandtech和GeekBench的人也表示不解。其實對這個結果，真正半導體領域特別是工藝領域的從業人員是有預期的，其中的原因也是非常清楚的，既然大家有這么多困惑，我就盡量用通俗易懂的方式解釋給大家聽聽。
要解釋清楚臺積電16nm好于三星14nm這個問題，首先要回答下面幾個問題：
1、為什么工藝越先進(納米數越低)，功耗和性能都會提升?
2、在每個工藝節點(納米數相當)上，是否也同樣存在不同的功耗和性能的工藝選擇?
3、Finfet又是什么?
4、臺積電和三星都在具體的工藝實現上做了哪些選擇，最終導致臺積電16FF+相比三星14LPE更優
為什么工藝越先進(納米數越低)，功耗水平和性能都會改善?
這要從晶體管說起了：
關于半導體基礎知識，外面的專業文章一搜一大把，但是都不是給正常人看的，所以我就把那些曲線和拗口的各種材料名扔一邊，讓事情簡單一點，用個最簡單的模型給大家講解。上面這副示意圖中就是一個典型的半導體晶體管。其中兩個綠色的部分分別是晶體管的兩級，類似電池的兩級。紅色的部分就是用來控制這兩個電極的通斷的，而通斷分別對應數字化時間的1和0，所以所謂數字化世界其實也就是非常非常非常多的晶體管的通斷變化組合出來的。紅色Gate的寬度就是我們通常所說的溝槽寬度或者線寬，我們通常說的多少多少nm就是指的這個寬度。大家注意這可是納米，1000納米=1微米，1000微米=1毫米，大家這下有概念了吧。
那么這個Gate的寬窄為什么會影響性能和功耗呢?先說性能，性能好意味著在一定的時間干更多的事，在處理器里就是更多的運算，我們可以當半導體晶體管每次0/1變化就算一次運算，那么那個紅色Gate越寬，兩個綠色電極就越遠，導致他們直接連通一次的時間就會越長。這就好比一個人在10分鐘里做25m往返跑的次數肯定比50m往返跑的次數多一樣。所以Gate越小，晶體管一次狀態變化的所需時間就會越短，單位時間的工作次數就會越多，一堆晶體管單位時間可做的運算自然就更多，所以性能更好。
再說說功耗。Gate是通過加電壓幫助兩個綠色電極通電的，而Gate越寬，就需要更高的電壓才能導通兩極，Gate越窄，導通就更容易，所需的電壓也就越低。這很容易理解，離得近容易通，離得遠不容易通，要通就需要使更大的力氣。那么學過基礎電學知識的都知道功耗的大小與電壓的平方成正比(如下：)
P(功率)=V2(電壓的平方)
R(電阻)
所以導通電壓的下降是新工藝能夠降低功耗的主要因素。還有一個因素，即便是電壓相同，通過導體的面積和長度越小，電流也會越小。更小的Gate等于是縮小的導體，因此也會減少功耗。
就是這些原因帶來了先進工藝(更窄的Gate)帶來的好處，那么這個好處有多大呢?下面一組數據是幾個典型工藝的相應性能、功耗的改進數據，我們看到還是很可觀的。這也是半導體廠商追逐工藝的一個重要的原因。
在每個工藝節點(納米數相當)上，也會有很多不同性能功耗水平的版本
Gate的寬度是工藝特性的一個主要因素，更準確的說是決定了一代工藝的特性范圍。由于三星和臺積電在技術來源上存在一些不同，我們會看到一些具體數值上的差異，但是同代工藝實際上在總的范圍上是類似的。下表是三星和臺積電同代工藝的大致對應關系，所以三星的14nm和臺積電16nm是同代工藝。
在每代工藝的特性范圍內，還有其它很多因素影響著工藝的性能和功耗水平。先說兩個數據大家感覺一下，28nm的Wafer(晶圓)生產過程中需要做40多層Mask，而用了FinFet技術的14/16nm，更是需要近60層的Mask。所以大家千萬不要以為確定了Gate的寬度，就什么都定了，其實這好幾十層的工藝過程中，還是有很多不同的材料和設計可以帶來不同的性能功耗差異。
下表是從臺積電官網復制下來的一個表格(http://www.tsmc.com/english/dedicatedFoundry/technology/28nm.htm)，是臺積電的28nm工藝下的不同版本列表，有5個之多，而且特性差距也是很明顯的。其中28HPM和28LP是手機芯片的兩個常用的工藝。28HPM相比28LP最大不同是在晶體管Gate底部采用了High-K的材料，通過這個可以顯著提升性能和功耗。具體什么是High-K我們這里就不展開了，大家只要知道同代工藝的不同版本也會有不同的特性就行。這樣便于理解三星14nm和臺積電16nm作為同代工藝，但在實際特性上會存在一定的差異。
Finfet又是什么?
剛才講到Gate越窄，也就是納米數越低，功耗和性能的收益都很明顯。但是世界上所有事情都有兩面，有收益就會有代價。左圖中紅色Gate越窄，則Gate接觸下面的面積就越小，前面說了，綠色SD兩極的通斷是靠Gate通電壓控制的，但是面積越小這個Gate的控制力越弱，這就會導致出現兩極之間的漏電越來越大，這個問題在20nm達到了一個很大的值，對功耗影響很大。所以早在10年前，就有人提出了新結構(右圖)，3D晶體管，由于這個結構看上去像張開的魚鰭，所以被叫做FinFET技術。FinFET技術最主要的好處是紅色的Gate變成三面環繞綠色SD兩極之間的通道了，這樣Gate就又重新具備了對這個通道的強力控制力，原先通過減小Gate寬度的方法就可以繼續了。所以，三星和臺積電也都是在其14/16nm的這一代工藝開始用上FinFET技術。有人可能會有疑問，十年前就提出為什么現在才用，其實概念到實施不是那么容易的，大家腦補一下這個結構是在20nm的范圍里做的，導致工藝要多出十幾二十層來，這不僅是難度，也是成本，所以兩家都在這個相似的時間應用到新產品中也側面說明三星14nm和臺積電16nm是同代工藝。
臺積電16FF+相比三星14LPE更優的真正原因
上面說了這么多，我無非是想幫大家先搞清楚兩個基本概念：
1、別看14nm數字小，三星14nm和臺積電16nm是同代工藝;
2、同代工藝不同實現是會帶來性能功耗特性的明顯差異。
既然大家知道了同代工藝不同實現會帶來差異，那我們看看三星14LPE和臺積電16FF+在實現上到底有哪些不同，從而帶來我們看到的差異。
為講清楚這件事，請容我簡單回顧一下歷史。臺積電作為芯片代工領域的老大很多年了，不是為別的，主要還是憑其技術能力有領先性，而三星作為后來者也一直在進步，兩家的幾個主要工藝推出的時間如下表:
從上表我們可以看到，三星在14nm之前，每一代一直是落后臺積電1年左右時間的，而之后它跳過了20nm這一代，直接推出14nm的產品，跳到了臺積電前頭。關于這個事情有很多的傳說，有興趣的可以自行度娘一下“臺積電梁孟松”就好。但是我們也都知道，這種大躍進式的發展一定有其弊端，那么三星這次的14nm大躍進也自然會遇到了大問題，這個大問題就是良率。
良率(良品率)是半導體領域的一個關鍵數據，因為就像從一塊大的圓鏡子上要切割出完好的小方塊鏡子一樣，切出的小方塊鏡子完好的越多，則良率越高。影響良率的因素非常多，畢竟一個晶體管就十幾二十納米大，每個芯片都有幾十億個晶體管，隨便一點材料污染或者工藝波動都會造成報廢。而買一個大圓鏡子的成本是固定的，良率越高分攤到每個小鏡子的成本就越低。每個工藝開始的階段，良率都不高，更何況三星跳過20nm這一代，少了很多經驗積累，所以良率低得不能看。再加上前面說了，FinFET技術需要多出十幾二十層mask，每一層都是要算錢的，所以這兩個因素一疊加，那么芯片的成本就會貴的離譜。有多離譜?我只能說比史上最貴的手機SOC-高通810還貴得多。所以你要是三星會怎么辦，那當然是想盡辦法降成本唄，要不賣不出去啊。所以在工藝的具體實現上，臺積電由于對良率有更好的把握，所以可以選擇在成本上更寬松的方法，比如增加mask層數，來保證更好的性能和功耗，而三星只能用保成本的方法但是犧牲了功耗。
也許有人會問，既然這樣，那蘋果、高通都傻啊，為啥要用它的呢。要知道這些數據只有真正出來時才可以證實，早期選工藝的時候只有廠家提供的數據做參考，完全可以想象三星但是拿著多么漂亮的一套PPT去忽悠，時間早東西好，確實誘人啊。不過蘋果確實不傻，估計也是將信將疑，所以在臺積電又開了一攤，現在還是有退路的，而高通同學的820估計就又坑了。
01月07日 18:14
