臺積電（TSMC）在美國奧斯汀舉行的“Collaborating to Enable Design with the Latest Processors and FinFET Processes, including 7nm”（由美國新思科技、英國ARM和臺積電于6月6日聯(lián)合舉辦）上，介紹了采用10nmFinFET及7nmFinFET工藝的設(shè)計和生產(chǎn)進(jìn)展情況。演講人跟上年一樣。
?。ㄔO(shè)計暨技術(shù)平臺副處長）初次使用三重曝光的10nm工藝，第一款芯片已于2016年第一季度送廠生產(chǎn)（設(shè)計完成）。預(yù)計10nm工藝的量產(chǎn)將于2016年內(nèi)開始。ARM于上周（5月30日）發(fā)布了利用10nm工藝制造的瞄準(zhǔn)智能手機(jī)SoC的CPU內(nèi)核“ARMCortex-A73”和GPU內(nèi)核“ARMMali-G71”（參閱本站報道2），當(dāng)時宣布：配備集成有這些內(nèi)核的SoC的智能手機(jī)將于2017年上市。
可以考慮每層各異的布線電阻及過孔電阻的設(shè)計流程臺積電的幻燈片。
至于7nm工藝，WillyChen表示“已簽訂了20多個合同”。已有用戶開始設(shè)計，將于2017年下半年送廠生產(chǎn)。7nm工藝的量產(chǎn)將于2018年開始。據(jù)WillyChen介紹，7nm工藝與10nm工藝相比，邏輯集成度將提高60%，性能和耗電量將改善30～40%。另外，WillyChen表示，希望利用該工藝不僅生產(chǎn)智能手機(jī)，還生產(chǎn)HPC（HighPerformanceComputing）的芯片。
雖然有人預(yù)測7nm工藝將使用四重曝光，不過現(xiàn)在看來可能跟10nm工藝一樣采用三重曝光。WillyChen介紹說“10nm和7nm工藝的設(shè)計流程基本相同”，不過，7nm工藝有些地方需要注意，比如要想發(fā)揮高速工藝實力有三個要點。即：（1）牢固的時鐘網(wǎng)布設(shè)方法，（2）削減布線延遲，（3）更加整合的設(shè)計流程。
關(guān)于（1），既不采用傳統(tǒng)的時鐘樹，也不采用最近備受關(guān)注的網(wǎng)格狀結(jié)構(gòu)，而將采用介于兩者之間的方法。關(guān)于（2）布線延遲，根據(jù)每個布線層單獨考慮電阻及考慮過孔電阻至關(guān)重要。“僅根據(jù)布線長度來確定布線延遲已經(jīng)行不通”（WillyChen）。關(guān)于（3），則需要可以考慮每層各異的布線電阻及過孔電阻的設(shè)計流程。
01月07日 18:14
